سوالات دینامیک رشته عمران
دانشگاه دولتی علمی کاربردی پیام نور تستی تشریحی کارشناسی ارشد کاردانی استخدامی رشته عمران
شرکت هایی که مدارهای مجتمع را طراحی می کنند از : () -() () ً : ( // ) / * * / (). () () () (ً ) ()
-(;) () () () () (: ) -(). (). : -
در Verilog تأخیر انتشار یک گیت بر حسب واحدهای زمانی و با علامت # مشخص می-شود. اعداد مرتبط با تأخیر زمانی در Verilog بدون بعد هستند. ارتباط یک واحد زمان با زمان فیزیکی با دستورالعمل کامپایلر `timescale انجام می شود. (دستورالعمل های کامپایلر با (`) quote back یا علامت اکسان گراو شروع می شوند.) چنین دستورالعملی قبل از اعلان یک ماژول مشخص می شود و برای تمام مقادیر عددی زمان در کد زیر اعمال می شود. نمونه ای از دستورالعمل timescale عبارت است از
`timescale 1ns⁄(100 ps)
عدد اول واحد اندازه گیری تأخیرهای دینامیک را مشخص می-کند. عدد دوم دقتی را مشخص می کند که تأخیرها برای آن گرد شده اند، در این مورد به 0.1ns گرد شده است. اگر timescale مشخص نشده باشد، یک شبیهساز ممکن است مقادیر بیبعد یا پیشفرض را روی یک واحد زمانی خاص، معمولاً 1ns(=〖10〗^(-9) s) نمایش دهد. نمونه های ما فقط از واحد زمان پیش فرض استفاده می کنند.
مثال 2.3 HDL شرح مدار ساده مثال = = (). = =
() () -() ().
: (). ً –=( ^’ ) =–$(#)، -()، -(&)، (/)، (~) () = (&& ) (!);
:
=++^’ =^’ +^’ ^’
–(: () :
(:) (;) می گیرد.
اعلان یک UDP با کلمه کلیدی endprimitive به پایان می رسد.
توجه داشته باشید که متغیرهای فهرست شده در بالای جدول بخشی از یک نظر دینامیک و فقط برای وضوح نشان داده می شوند. سیستم متغیرها را بر اساس ترتیبی که در اعلان ورودی فهرست شده اند شناسایی می کند. یک Primitive تعریف شده توسط کاربر را می توان در ساخت ماژول های دیگر (مدارهای دیجیتال) مثال زد، همان طور که از سیستم های Primitive استفاده می شود. مثلاً عبارت
Circuit_- with_-∪DP_- 02467(E,F,A,B,C,D)
مداری تولید می کند که سخت افزار نشان () : ً
فهرست مطالب